Jacobo Riesco Prieto

TÍTULO

Ingeniero de Telecomunicación por la Escuela Técnica Superior de Ingenieros de Telecomunicación (E.T.S.I.T.) de la Universidad Politécnica de Madrid, Madrid (España). Fecha de expedición, 20 de junio de 1994. Calificación, sobresaliente.

LIBROS

ASIC Design Methodology. Varios autores. Editado por la Universidad Politécnica de Madrid. (División de Ingeniería Electrónica. Escuela Técnica Superior de Ingenieros Industriales). 26 de Febrero 1996, Madrid (España). Depósito Legal: M-40322-1996.

ARTÍCULOS

A 2.5 Gb/s MUX/DEMUX Implementations for ATM Arquictectures. Christian Reillo, Juan C. Díaz, Jacobo Riesco, Luis Merayo, Pedro Lizcano. IEEE 1995 Global Telecomunications Conference (GLOBECOM 95). 13-17 de noviembre de 1995, Singapur. ISBN 0-7803-2509-5.
Simulación de una red MTA Utilizando Verilog. Jacobo Riesco, José Luis Conesa, Christian Reillo, Juan C. Díaz, Luis Merayo. X Congreso de Diseño de Circuitos Integrados y Sistemas. (DCIS/SICD'95). 15-17 de noviembre de 1995, Zaragoza (España). ISBN 84-600-9269-0. pp. 499-505.
Simulation of an ATM Network Using Verilog. Jacobo Riesco, José Luis Conesa, Christian Reillo, Juan C. Díaz, Luis Merayo. EURO-DAC'96. 16-20 de septiembre de 1996, Ginebra (Suiza). ISBN 3-7785-2545-X. pp. 105-110.
ASIC Multiplexor Demultiplexor ATM. Jacobo Riesco, Juan Carlos Díaz, Carlos Santos, Eduardo Juarez. XI Congreso de Diseño de Circuitos Integrados y Sistemas. (DCIS/SICD'96). 20-22 de noviembre de 1996, Sitges (España). ISBN 84-89349-83-5. pp. 213-216.
On the Way to the 2.5 Gbit/s ATM Network. ATM Multiplexer/Demultiplexer ASIC. Jacobo Riesco, Juan Carlos Díaz, Luis A. Merayo, José Luis Conesa, Carlos Santos, Eduardo Juárez. European Design and Test Conference (ED&TC'97). 17-20 de marzo de 1997. París (Francia). ISBN 0-8186-7786-4. pp. 218-222. Premio al Mejor ASIC Industrial en la conferencia.
Productivity Gains through Re-Use and Quality Improvements of HW Models. A. Allara, A. Balboni, M. Bombana, M. Mastretti, P. Plaza, J. Riesco, J. Schaaf. Second Workshop on Libraries, Component Modeling, and Quality Assurance. 23-25 de abril de 1997. Toledo (España). ISBN 84-8102-159-8. pp. 37-45.
Reusing VHDL Soft-Cores by Means of Using Appropriate Worspace Management and Navigation Tools. S. Olcoz, J.L. Avellano, A. Castellví, I. Hidalgo, C. Herrero, P. Plaza, A. Morandeau, J.C. Díaz, J. Riesco. Forum on Design Languages 1998 (FDL'98). 6-11 de septiembre de 1998. Lausanne (Suiza). ISBN 2-9700180-1-2. pp. 201-207.
Design of an ARM-Based System-On-A-Chip for Pay Phones. J. C. Díaz, J. Riesco, P. Plaza. International Workshop on IP Based Synthesis and System Design (IWLAS'98). 15-16 de diciembre de 1998. Grenoble (Francia). pp.101-105. Premio a la Mejor Propiedad Intelectual (Best IP Prize 1998) en la conferencia.
The µPP ASIC: Design, Methodologies and Tools for a Pay Phone System-on-a-Chip Based on an ARM Core and Design Reuse. J. Riesco, J. C. Díaz, P. Plaza. IEEE 1999 Custom Integrated Circuits Conference (CICC'99). 16-19 de mayo de 1999. San Diego (California, E.E.U.U.). ISBN 0-7803-5443-5. pp. 635-638.
A Neural Network Approach for Generating Solar Irradiation Artificial Series. P.J. Zufiria, A. Vázquez-López, J. Riesco-Prieto, J. Aguilera, L. Hontoria. International Work-Conference on Artificial and Natural Neural Networks (IWANN'99). 2-4 de junio de 1999. Alicante (España). En Engineering Applications of Bio-Inspired Artificial Neural Networks. Ed. Springer-Verlag, Berlin Heidelberg, 1.999, ISBN: 3-540-66068-2. pp. 874-883.
Improved Generation of Hourly Solar Irradiation Artificial Series Using Neural Networks. L. Hontoria, J. Riesco, P. Zufiria, J. Aguilera. International Conference on Engineering Applications of Neural Networks (EANN'99). 13-15 de septiembre de 1999. Varsovia (Polonia). En Engineering Applications of Neural Networks. Ed. Wlodzislaw Duch, 1999. ISBN 83-7174-512-5. pp. 87-92.
The TEMA Advanced Pay Phone System Digital Board. J. Riesco, J. C. Díaz, P. Matas, P. Y. Plaza. XIV Design of Circuits and Integrated Systems Conference. (DICS'99). 16-19 de Noviembre de 1999. Palma de Mallorca (España).

CURSOS Y SEMINARIOS IMPARTIDOS

Simulación Funcional en Verilog. Telefónica Investigación y Desarrollo 23-26 de Septiembre de 1996 (25 h). Madrid (España).

CURSOS Y SEMINARIOS RECIBIDOS

VLSI Signal Processing. Departamento de Ingeniería Electrónica (DIE-UPM). Universidad Politécnica de Madrid, 20-21 de Junio de 1990 (10 h). Madrid (España).
Design For Testability Using Panther Expert. Philips ED&T, 19-20 de Mayo de 1992. Eindhoven (Holanda).
Getting the Most from Cell Ensemble. Advanced Thecnical Workshop. Cadence regional offices, 12 de Octubre de 1994. París (Francia).
Designing with FLEX 10K and Synopsys Synergy. Impartido por Altera. Telefónica I+D, 12 de junio de 1996. Madrid (España).
VHDL as System Design Language. Tecnología y gestión de la Innovación (TGI), 23-24 de Octubre de 1996. Madrid (España).
Introducción a ATM. Telefónica Investigación y Desarrollo, 7, 14, 18-20 de Noviembre de 1996 (25 h). Madrid (España).
Advanced Timing Analysis Tools for Digital Systems. Impartido por Quad Design. Telefónica I+D, 13-14 de Febrero de 1997. Madrid (España).
Análisis y Diseño Orientado a Objetos. Impartido por Aldebarán Sistemas. Telefónica I+D, 1-5 de Diciembre de 1997 (35 h). Madrid (España).
Gestión de Proyectos. Impartido por Hans-Hofmann Reinecke Industrial Consulting. Telefónica I+D, 14-15 de abril de 1998 (20 h). Madrid (España).
Managing and Reusing VHDL Soft-Cores. REQUEST Technical Workshop. SIDSA, 22 de octubre de 1998. Tres Cantos, Madrid. (España).
Redes LAN-WAN. Tecnología y Sistemas. Telefónica I+D, 6-9 de abril de 1999 (25 h). Madrid (España).

CURSOS DE DOCTORADO

Circuitos y Sistemas Electrónicos Integrados. Universidad Politécnica de Madrid. E.T.S.I. de Telecomunicación.
- Curso 1997/1998.
  - Arquitecturas Digitales Soportadas en VLSI. (6 créditos. Calificación, sobresaliente).
  - Codiseño Hardware/Software. (6 créditos. Calificación, matrícula de honor).
  - Síntesis de Alto Nivel para Diseño Electrónico. (6 créditos. Calificación, matrícula de honor).
- Curso 1998/1999.
  - Diseño de Sistemas Basados en Tarjetas Inteligentes (Tarjetas Chip). (6 créditos. Calificación, sobresaliente).
  - Procesamiento de Imágenes y Señales Biomédicas. (6 créditos. Calificación, notable).

PATENTES Y REGISTROS

ADAM: Algoritmo Distribuido de Acceso a un Medio compartido. Jacobo Riesco, Luis Merayo, Alenjandro Alonso, José Luis Conesa. En proceso de inscripción en el Registro de la Propiedad Intelectual.

Circuito integrado para la extracción y adición de tráfico en modo de transferencia asíncrono. Jacobo Riesco, Juan Carlos Díaz, José Luis Conesa, Luis Antonio Merayo. Solicitud de patente número 9802714. Oficina Española de Patentes y Marcas.

PREMIOS

Premio al Mejor ASIC Industrial (Best Industrial ASIC Award) en la ED&TC'97 (European Design and Test Conference).
Premio a la Mejor Propiedad Intelectual (Best IP Prize) en el IWLAS'98 (International Workshop on IP-based Synthesis and System Design).

OTROS TRABAJOS DE INVESTIGACIÓN

Optimización Global: Aplicación en el Entrenamiento de Redes Neuronales. ETSIT-UPM. (Proyecto Fin de Carrera. Calificación, matrícula de honor). Diciembre de 1993.

EXPERIENCIA LABORAL

Telefónica Investigación y Desarrollo. División de Tecnología Hardware. Emilio Vargas, 6. 28043 Madrid (España).
Desde 1992 hasta ahora.

He trabajado en los siguientes proyectos:
- Hardware (diseños de ASICs, FPGAs y placas de circuito impreso):
  - DEPTH. ASIC para transmisión de datos HDLC hasta 2 Mbit/s sobre canales PCM. Proyecto GAME-I 052. (ESPRIT-2 5083). Septiembre 1992 - Junio 1993.
  - PIC. ASIC Controlador de Interrupciones de Periféricos para procesadores de la familia 680x0. Julio 1993 - Septiembre 1993.
  - ICM2/CMC. Chipset para un conmutador ATM de 2,5 Gbit/s. Desarrollados en cooperación con ST (SGS-Thomsom) Milán (Italia). Proyecto STRATOSPHERIC (RACE-2 14432). Febrero 1994.
  - TRJM. ASIC traductor ATM-SDH. Maneja formatos SDH STM-0, STM-1 y STM-4 (hasta 622 Mbit/s). Mayo 1994 - Octubre 1994.
  - AMDA. ASIC Multiplexor/Demultiplexor ATM (622 Mbit/s a 2,5 Gbit/s). Premio al Mejor ASIC en la ED&TC'97. Proyecto GAME-II B066. (ESPRIT-3 7501). Enero 1995 - Junio 1997.
  - TB_AMDA. Placa de pruebas para el ASIC AMDA. Mayo 1997 - Agosto 1997.
  - PRI-II. ASIC y FPGA para conmutación MIC. Agosto 1997 - Diciembre 1997.
  - µPP. ASIC con un microprocesador ARM empotrado para aplicaciones de telefonía pública. Premio al mejor diseño en el IWLAS'98. Proyecto TOMI (ESPRIT-4 20724). Enero 1998-Febrero 1999.
- Software:
  - EVEREST (European Vanguard Efforts on Research and Engineering of Systems for Testing). Proyecto ESPRIT-2 2318. Desarrollo de herramientas de diseño asistido por ordenador (CAD) para la prueba automática de ASICs (generación automática de patrones de prueba - ATPG, inserción de full scan, etc.). Las herramientas fueron desarrolladas en entorno Unix empleando el lenguaje de programación C, y con interfaz gráfica de usuario en X-windows. Septiembre 1991 - Diciembre 1992.
  - REQUEST (REuse and QUality EStimation Tools). Proyecto ESPRIT-4 20616. Herramientas para reutilización y estimación de la calidad en el diseño de ASICs. Octubre 1996 - Octubre 1998.
- Otros:
  - PRENDA. Definición de metodologías de diseño de ASICs. Proyecto GAME-II B029 (ESPRIT-3 7501). Enero 1994 - Noviembre 1995.
  - SAM. Sistema Automático de Medidas de cobertura de telfonía móvil GSM. Septiembre 1997.
  - EDAA System Design Technology Roadmap. Desarrollo de una guía de las principales tendencias en el diseño de sistemas en Europa para los próximos cinco años (1998-2002).
Tengo un profundo conocimiento de las siguientes herramientas y entornos (que utilizo o he utilizado en mi trabajo cotidiano):
- Herramientas CAD para diseño de ASICs y placas (PCIs):
  - El lenguaje de descripción Hardware Verilog y el simulador lógico Verilog-XL.
  - El lenguaje de descripción Hardware VHDL y el simulador lógico QuickSim.
  - Los productos de Síntesis lógica de Synopsys (Design Compiler, Design Time, HDL Compiler).
  - El analizador estático de tiempos Motive.
  - Los programas de Diseño de semiconductores de Cadence (Cell Ensemble, Composer, Virtuoso).
  - El sistema de diseño de placas Concept.
- Herramientas de desarrollo software:
  - El lenguaje de programación C.
  - CVS Sistema de Control de Versiones Concurrentes.
  - DDTS Sistema de Control de Defectos Distribuido.
  - Purify Herramienta de detección de errores en tiempo de ejecución.
  - XDesigner Herramienta de diseño de interfaces gráficas de usuario.
  - lex and yacc, awk, etc. Lenguajes de generación de analizadores sintácticos y léxicos para la construcción de compiladores.
  - Visual Basic.
- Herramientas ofimáticas:
  - Procesadores de texto: FrameMaker, Word, Word Perfect .
  - Bases de datos: Access, dBase-III+.
  - Hojas de cálculo: Excel.
  - Presentaciones: Power-Point.
  - Gestión de proyectos: Microsoft Project.
- Sistemas operativos:
  - Unix (SunOS, Solaris, Interactive y Linux).
  - DOS.
  - Windows 3.1 & 3.11 (Windows para trabajo en grupos).
  - Windows 95.

IDIOMAS

Español. (lengua materna).

Gallego. (lengua materna).
Inglés.

Dirección: C/ Emilio Vargas 6; 28043 Madrid (España)
Teléfono: (+34) 91 337 48 54
URL: http://www.geocities.com/Paris/6221
E-Mail: jacobo@geocities.com; jacobo@tid.es
Fecha de nacimiento: 1 de agosto de 1966. Vigo (Pontevedra) - España.


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