Simulación de una red MTA Utilizando Verilog
X Congreso de Diseño de Circuitos Integrados y Sistemas /
X Congress of Systems and Integrated Circuits Design
(DCIS/SICD'95)
Zaragoza (España).
15-17 de noviembre de 1995.
RESUMEN
El modelado y simulación de alto nivel es un elemento clave en las
etapas iniciales de definición de un circuito integrado (ASIC) que
vaya a formar parte de un sistema. En este artículo se presenta el
modelado y simulación mediante Verilog de los elementos de
multiplexación/demultiplexación de una red MTA (modo de
transferencia asíncrono) de muy alta velocidad. El sistema está
constituido por varios nodos MTA que agregan y extraen tráfico en un
canal de 2.5 Gbit/s; y en el que cada nodo recibe el tráfico de un
agregado de fuentes on/off. Se realizaron varias simulaciones con
diferentes algoritmos para el control de acceso al canal común. Una
vez determinado el algoritmo de acceso, se simularon diferentes patrones
de tráfico para verificar el comportamiento del sistema. El
análisis de los resultados se realizó por medio de un estudio
estadístico de los histogramas de ocupación de las colas de
tráfico de los nodos y las variaciones de retardo en las
comunicaciones.
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